Full metadata record
DC poleHodnotaJazyk
dc.contributor.advisorGeorgiev, Vjačeslav
dc.contributor.advisorPoupa, Martin
dc.contributor.advisorAkil, Mohamed
dc.contributor.authorMatas, Petr
dc.contributor.refereeWeber, Serge
dc.contributor.refereeMatula, Petr
dc.contributor.refereeVavřička, Vlastimil
dc.date.accepted2014-06-30
dc.date.accessioned2015-04-10T06:44:18Z-
dc.date.available2007-09-01cs
dc.date.available2015-04-10T06:44:18Z-
dc.date.issued2014
dc.date.submitted2014-04-16
dc.identifier32201
dc.identifier.urihttp://hdl.handle.net/11025/12811
dc.description.abstractCílem této práce je umožnit konstrukci vestavěných systémů pro zpracování digitalizovaného obrazu, které jsou zároveň flexibilní a výkonné. Zkoumá se možnost použití reprezentace snímku zvané strom souvislých komponent (connected component tree, CCT) jako základu pro implementaci celého řetězce pro zpracování obrazu. Toto je možné, protože CCT je zároveň jednoduchý i obecný. Existují totiž na CCT založené implementace operátorů od filtrování až po segmentaci a rozpoznávání. Typický řetězec zpracování obrazu založený na CCT sestává z konstrukce CCT ze vstupního snímku, kaskády transformací CCT, které implementují jednotlivé operátory, a restituce obrazu, která generuje výstupní snímek z modifikovaného CCT. Časově nejnáročnějším krokem je konstrukce CCT a tato práce se na ni zaměřuje. Práce představuje CCT a jeho možné reprezentace v počítačové paměti, ukazuje některé jeho aplikace a analyzuje existující algoritmy konstrukce CCT. Je navržen nový paralelní algoritmus konstrukce CCT, jehož výstupem je reprezentace CCT zvaná parent point tree. Tento algoritmus je vhodný k implementaci ve vestavěných systémech díky malým paměťovým nárokům. Algoritmus se skládá z mnoha úloh stavění a slučování. Z jednoho řádku snímku, se kterým se zachází jako s jednorozměrným signálem, stavění vytvoří CCT a slučování spojují tyto CCT dohromady. Tři různé strategie plánování úloh jsou vyvinuty a zhodnoceny. Výkonnost algoritmu je otestována na několika paralelních počítačích. Na 16jádrovém stroji s procesory Opteron 885 je dosaženo propustnosti 83 Mpx/s při 13,3násobném zrychlení paralelizací. Následně je algoritmus dále adaptován pro hardwarovou implementaci a implementován jako nová paralelní hardwarová architektura. Ta obsahuje 16 základních bloků, z nichž každý zpracovává část snímku a skládá se z výkonných jednotek a pamětí. Je navržen speciální propojovací přepínač, aby některé výkonné jednotky mohly přistupovat k paměti v ostatních základních blocích. Algoritmus toto vyžaduje pro závěrečné slučování CCT vytvořených různými základními bloky dohromady. Architektura je implementována ve VHDL a její funkční simulace dává výkonnost 145 Mpx/s při frekvenci hodin 120 MHz.cs
dc.format102 s.cs
dc.format.mimetypeapplication/pdf
dc.language.isoenen
dc.publisherZápadočeská univerzita v Plznics
dc.relation.isreferencedbyhttps://portal.zcu.cz/StagPortletsJSR168/CleanUrl?urlid=prohlizeni-prace-detail&praceIdno=32201-
dc.rightsPlný text práce je přístupný bez omezení.cs
dc.subjectstrom souvislých komponentcs
dc.subjectparent point treecs
dc.subjectkonstrukcecs
dc.subjectgrafcs
dc.subjectatributycs
dc.subjectstavěnícs
dc.subjectslučovánícs
dc.subjectalgoritmuscs
dc.subjectplánovánícs
dc.subjectzpracování obrazucs
dc.subjecthardwarecs
dc.subjectVHDLcs
dc.subjectFPGAcs
dc.titleAdaptable Intelligent Sensorcs
dc.title.alternativeConnected Component Tree Construction for Embedded Systemsen
dc.typedisertační prácecs
dc.thesis.degree-namePh.D.cs
dc.thesis.degree-levelDoktorskýcs
dc.thesis.degree-grantorZápadočeská univerzita v Plzni. Fakulta elektrotechnickács
dc.description.departmentKatedra aplikované elektroniky a telekomunikacícs
dc.thesis.degree-programElektrotechnika a informatikacs
dc.description.resultObhájenocs
dc.rights.accessopenAccessen
dc.description.abstract-translatedThe aim of this work is to enable construction of embedded digital image processing systems, which are both flexible and powerful. The thesis proposal explores the possibility of using an image representation called connected component tree (CCT) as the basis for implementation of the entire image processing chain. This is possible, because the CCT is both simple and general, as CCT-based implementations of operators spanning from filtering to segmentation and recognition exist. A typical CCT-based image processing chain consists of CCT construction from an input image, a cascade of CCT transformations, which implement the individual operators, and image restitution, which generates the output image from the modified CCT. The most time-demanding step is the CCT construction and this work focuses on it. It introduces the CCT and its possible representations in computer memory, shows some of its applications and analyzes existing CCT construction algorithms. A new parallel CCT construction algorithm producing the parent point tree representation of the CCT is proposed. The algorithm is suitable for an embedded system implementation due to its low memory requirements. The algorithm consists of many building and merging tasks. A building task constructs the CCT of a single image line, which is treated as a one-dimensional signal. Merging tasks fuse the CCTs together. Three different task scheduling strategies are developed and evaluated. Performance of the algorithm is evaluated on multiple parallel computers. A throughput 83 Mpx/s at speedup 13.3 is achieved on a 16-core machine with Opteron 885 CPUs. Next, the new algorithm is further adapted for hardware implementation and implemented as a new parallel hardware architecture. The architecture contains 16 basic blocks, each dedicated to processing of an image partition and consisting of execution units and memory. A special interconnection switch is designed to allow some executions units to access memory in other basic blocks. The algorithm requires this for the final merging of the CCTs constructed by different basic blocks together. The architecture is implemented in VHDL and its functional simulation shows performance 145 Mpx/s at clock frequency 120 MHz.en
dc.subject.translatedconnected component treeen
dc.subject.translatedparent point treeen
dc.subject.translatedconstructionen
dc.subject.translatedgraphen
dc.subject.translatedattributesen
dc.subject.translatedbuildingen
dc.subject.translatedmergeren
dc.subject.translatedalgorithmen
dc.subject.translatedschedulingen
dc.subject.translatedimage processingen
dc.subject.translatedhardwareen
dc.subject.translatedVHDLen
dc.subject.translatedFPGAen
Vyskytuje se v kolekcích:Disertační práce / Dissertations (KAE)

Soubory připojené k záznamu:
Soubor Popis VelikostFormát 
Dissertation.pdfPlný text práce5,41 MBAdobe PDFZobrazit/otevřít
matas publ.pdfPosudek vedoucího práce481,31 kBAdobe PDFZobrazit/otevřít
matas opon.pdfPosudek oponenta práce2,55 MBAdobe PDFZobrazit/otevřít
matas zapis.pdfPrůběh obhajoby práce669,43 kBAdobe PDFZobrazit/otevřít
Zobrazit minimální záznam Zobrazit statistiky


Použijte tento identifikátor k citaci nebo jako odkaz na tento záznam: http://hdl.handle.net/11025/12811

Všechny záznamy v DSpace jsou chráněny autorskými právy, všechna práva vyhrazena.

hledání
navigace
  1. DSpace at University of West Bohemia
  2. Publikační činnost / Publications
  3. Fakulta elektrotechnická / Faculty of Electrical Engineering
  4. Katedra aplikované elektroniky a telekomunikací / Department of Applied Electronics and Telecommunications
  5. Disertační práce / Dissertations (KAE)